视频控制器是什么

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一般由显卡驱动程序或directx中自带

模块是芯片与显示平台的数据接口，对检验芯片设计是否成功起着重要的作用，有必要把它单独划分为一个子模块。为了提高设计的成功率，在设计初期采用了基于fpga的原型验证。整个系统的fpga原型验证平台如图1所示，平台分为2个部分，硬件设计和基于risccpu的软件解码，两部分协同工作，既可以验证软件和硬件的解码结果，又可以加速整个解码过程。

 

图1h.264解码芯片的fpga原型验证平台

图2输出视频控制模块结构框图

视频控制模块的设计与实现

视频控制模块原理框图及功能分析

输出视频控制模块的结构框图如图2所示，本模块有2个时钟域：系统时钟域和显示时钟域。系统时钟频率根据所选用的sdram类型而采用固定的166mhz；对于分辨率为1280×720的高清电视来说，显示时钟域可以选用70mhz左右的频率。

系统时钟域含有2个对外接口：系统接口，主要包含上层系统发出的指令以及输出控制模块的反馈信息；dram接口，包含数据专用总线为输出控制模块提供的信号，用来于向dram请求显示的图像数据。

系统时钟域中的显示输入控制子模块(dispinctrl)首先用于接收系统传来的startdisp和enddisp信号，来启动或关闭视频数据的输出显示功能，同时发出帧图像显示完毕信号(framedone)，通知系统更换下一副图像的地址信息(imageaddress)；其次，它用于向dram发出请求，通过专用数据通道读取需要显示的图像数据；它还要控制输入多路选择模块(inputmux)，从而完成向片内sram写数据的任务；最后，该模块要与显示时钟域的信息交互，向时钟域同步模块(clkdomainsync)发送显示使能信号(dispensys)，控制图像显示的开启和关闭。系统时钟域的另一个子模块――输入多路选择模块会按照一定的规律选择片内双口sram，控制存储器地址，完成向存储器写入显示图像数据的任务。

显示时钟域含有一个对外显示设备接口，主要包含用于显示的控制信号和已完成转换的数据信息。显示时钟域包含2个子模块，一个是输出多路选择子模块(outputmux)，用于实现对双口sram的选择和地址控制，按照一定的规律读取要显示的图像数据；还要进行数据的打包。另外一个子模块是显示输出控制模块(dispoutctrl)，用于实现对tv编码器的控制、yuv信号向rgb信号的转换以及对数字图像的缩放，信号包括显示时钟、行同步、帧同步以及rgb图像数据等；它还要控制输出多路选择模块以读取显示数据；最后，它要与系统时钟域进行交互,配合数据在两个时钟域之间的传递。